哈爾濱理工大學(xué)計算機學(xué)院硬件描述語言2023考研復(fù)試大綱已經(jīng)發(fā)布，復(fù)試大綱包含了考試范圍、考試要求、考試形式、試卷結(jié)構(gòu)等重要信息，對考生具有重大的參考意義。高頓考研為大家整理了哈爾濱理工大學(xué)計算機學(xué)院硬件描述語言2023考研復(fù)試大綱的詳細內(nèi)容，供大家參考！
硬件描述語言
一、試卷滿分及考試時間
試卷滿分為100分，考試時間為120分鐘。
二、答題方式
答題方式為閉卷、筆試。
三、試卷內(nèi)容結(jié)構(gòu)
1.Verilog的基本語法和語句
2.設(shè)計流程、不同層次建模的應(yīng)用場合、驗證、綜合的概念及意義
3.采用適當語句對電路進行門級、數(shù)據(jù)流級、行為級建模并驗證
四、試卷題型結(jié)構(gòu)
1.填空題10空，每空2分，共20分
2.簡述題4小題，每題5分，共20分
3.編程題5小題，共60分.
考試內(nèi)容：
一、設(shè)計方法學(xué)
1.自頂向下（Top_Down）設(shè)計的基本概念
2.采用硬件描述語言的設(shè)計流程
二、Verilog HDL基本語法
1.Verilog HDL語法要素，包括標識符、格式、編譯指令、數(shù)值表示、數(shù)據(jù)類型、參數(shù)定義等
2.Verilog HDL表達式構(gòu)成，包括操作符、操作數(shù)、表達式構(gòu)成等
三、Verilog HDL門級建模
1.Verilog HDL門級原語使用
2.使用可綜合原語對電路進行門級建模
四、Verilog的層次化建模方法
1.層次化建模方法，層次化命名
2.實例化語句，順序端口連接、命名端口連接
五、Verilog HDL數(shù)據(jù)流建模
1.連續(xù)性賦值語句（assign）
2.使用assign語句對組合邏輯電路建模
六、Verilog HDL行為級建模
1.行為級描述語句，包括過程語句、時序控制、塊語句、任務(wù)和函數(shù)、阻塞與非阻塞、條件分支語句。
2.使用Verilog HDL對并行加法器、乘法器、計數(shù)器等簡單組合邏輯電路進行行為級建模
七、驗證
1.采用激勵、響應(yīng)的驗證方法。
2.編寫testbench對待測設(shè)計進行驗證。
八、綜合
1.綜合的概念及意義
2.可綜合編碼風(fēng)格
考試要求：
1.掌握采用Verilog HDL的設(shè)計流程
2.掌握Verilog基本語法
3.掌握門級建模方法
4.掌握層次化命名及實例化方法
5.掌握使用assign語句進行電路建模
6.掌握使用行為語句進行電路建模
7.掌握使用測試平臺對待測設(shè)計進行驗證
8.掌握綜合的基本概念及電路在不同設(shè)計階段的表現(xiàn)形式
9.掌握可綜合編碼風(fēng)格
文章來源：哈爾濱理工大學(xué)研究生院官網(wǎng)